Vous rencontrez des problèmes de fabrication ? Un manque de points de test peut vous coûter cher en reprises et en retards. C'est un problème courant lorsque la testabilité n'est pas planifiée dès le départ.
Il n'existe pas de nombre minimum universel de points de test. L'objectif est d'atteindre une couverture de test spécifique, généralement supérieure à 95 %. Pour une couverture de réseau électrique de 100 %, chaque réseau doit disposer d'au moins un point de test accessible par le dispositif de test en circuit (ICT).
Cette réponse simpliste ne suffit pas. Obtenir une couverture de test élevée ne se résume pas à multiplier les points de test ; il s'agit d'élaborer une stratégie intelligente et efficace. Viser systématiquement 100 % de couverture peut engendrer une complexité et des coûts inutiles, notamment sur les cartes à haute densité. Le véritable défi technique consiste à trouver un équilibre entre la couverture de test et les contraintes de conception telles que l'espace disponible sur la carte, l'intégrité du signal et le coût. Voyons comment construire une stratégie de points de test robuste et applicable en pratique.
Quels composants ou réseaux doivent toujours avoir des points de test ?
Avez-vous déjà passé des heures à déboguer une carte, en rêvant de pouvoir simplement sonder un signal critique ? Oublier un point de test clé transforme une vérification rapide en véritable casse-tête, vous obligeant à souder des fils ou à utiliser des microsondes coûteuses.
Ajoutez toujours des points de test aux rails d'alimentation, à la terre, aux signaux de contrôle critiques (réinitialisation, activation), aux sorties d'horloge, aux E/S analogiques et aux interfaces de programmation comme JTAG. Ces points sont indispensables pour la mise en service, le débogage et les tests en production des cartes.
Lorsque je commence une nouvelle conception de circuit imprimé, je dispose d'une liste de contrôle standard des connexions qui doivent impérativement être testées, quelle que soit la taille du circuit. Ce n'est pas seulement une question de sécurité informatique ; c'est aussi essentiel pour ma tranquillité d'esprit pendant la phase de prototypage. Chez Honeywell, sur le projet Tuxedo Keypad, nous avons standardisé cette liste pour toutes les variantes du produit. Cela a permis de garantir la cohérence de nos bancs de test et de nos procédures de débogage, nous faisant ainsi gagner un temps précieux.
Principales catégories de filets nécessitant des points de test
Pour structurer efficacement votre réflexion, regroupez les réseaux par fonction. Vous éviterez ainsi d'oublier des éléments essentiels.
| Catégories | Justification et exemples |
|---|---|
| Alimentation et terre | Essentiel pour vérifier que tous les circuits intégrés sont correctement alimentés. Permet de vérifier les niveaux de tension, le bruit et la consommation de courant. Exemples : +3.3V, +5V, VCC_CORE, GND. |
| Signaux de contrôle | Ces signaux régissent l'état de la carte entière. Leur surveillance et leur contrôle sont essentiels au débogage. Exemples : RESET_N, POWER_GOOD, ENABLE_3V3. |
| Signaux d'horloge | Vérifie le bon fonctionnement des oscillateurs et des réseaux de distribution d'horloge. Les TIC peuvent mesurer la fréquence et signaler les problèmes. Exemples : SYS_CLK, XTAL_OUT, REF_CLK. |
| E / S analogiques | Les signaux analogiques doivent être mesurés avec précision pour déterminer leurs niveaux de tension. Ils sont essentiels pour les entrées de capteurs, les lignes audio et les références CAN/CNA. Exemples : ADC_IN, VREF, AUDIO_OUT. |
| Interfaces numériques | Bien que le JTAG puisse couvrir la connectivité, des points de test sont nécessaires pour vérifier la qualité du signal à l'aide d'un oscilloscope. Exemples : UART_TX, I2C_SDA, SPI_MOSI. |
| Débogage/Programmation | Absolument indispensable pour flasher le firmware et déboguer le processeur. Exemples : JTAG_TCK, JTAG_TDO, SWD_CLK. |
Il est important de développer le point concernant les « interfaces numériques ». On pourrait penser que si un bus est couvert par JTAG, les points de test sont inutiles. Or, JTAG ne renseigne que sur la connectivité (courts-circuits et circuits ouverts), et non sur la qualité du signal. En cas de problèmes intermittents sur un bus I2C, il est nécessaire de connecter un oscilloscope ou un analyseur logique pour vérifier les temps de montée, les niveaux de tension ou le bruit. Sans point de test physique, cette vérification devient quasiment impossible. L'ajout d'un seul point de test… SCL et SDA c'est un petit prix à payer pour cette capacité de débogage critique.
Comment développer une stratégie complète de points de test pour une conception complexe ?
Vous êtes confronté à un circuit imprimé dense et complexe ? Déterminer l'emplacement de centaines de points de test peut s'avérer complexe. Une mauvaise stratégie entraîne une faible couverture de test, des cartes non testables et des problèmes de fabrication coûteux à long terme.
Une stratégie globale commence par la définition d'objectifs de couverture de test (par exemple, 95 %) avec votre fabricant. Ensuite, utilisez un logiciel de conception pour tests (DFT) pour analyser la netlist et automatiser le placement initial, puis effectuez une revue manuelle pour ajouter des points de débogage cruciaux et résoudre les conflits physiques.
L'élaboration d'une stratégie de points de test est un processus formel, et non une réflexion a posteriori. Sur le projet de pompe à perfusion chez Smiths Medical, la fiabilité était primordiale. Notre processus a impliqué une collaboration rigoureuse entre la conception matérielle, l'agencement et notre sous-traitant (CM) dès le premier jour. Voici le processus que nous avons suivi :
- Définir les objectifs et les contraintes : Tout d’abord, nous avons décidé de notre objectif de couverture de test (99 %+) et confirmé une méthodologie de test unilatérale (en bas) pour contrôler les coûts de montage.
- Collaborer avec le CM : Avant toute mise en service, nous avons eu une discussion technique avec l'équipe d'ingénierie des tests de notre sous-traitant. Cette étape est cruciale : il est indispensable de bien comprendre les capacités et les contraintes spécifiques de leur équipement.
- Effectuer une analyse au niveau schématique : Nous avons marqué manuellement tous les points de test « indispensables » (alimentation, horloges, réinitialisation) directement dans le schéma.
- Tirez parti des outils d'automatisation DFT : Nous avons utilisé les outils DFT de notre suite EDA pour attribuer automatiquement des points de test à tous les réseaux non couverts restants.
- Réviser, affiner et documenter : Enfin, nous avons généré un rapport de couverture, examiné manuellement le placement automatisé et documenté le tout dans un rapport de point de test formel.
Paramètres DFT clés à discuter avec votre fabricant
C’est le type d’informations spécifiques dont vous devez discuter à l’étape 2 pour éviter des problèmes ultérieurs.
| Paramètre | Valeur typique | Importance |
|---|---|---|
| Diamètre du tampon de test | 1.0 mm (40 mils) | Un tampon plus grand offre une meilleure cible pour la sonde, augmentant ainsi la fiabilité. |
| Pas minimum | 1.91 mm (75 mils) | Un pas plus large réduit le coût et la complexité du montage. 1.27 mm (50 mils) est possible mais plus cher. |
| Jeu entre les plaquettes et les composants | 2.54 mm (100 mils) | Empêche le corps de la sonde de test de heurter un composant haut situé à proximité. |
| Espace entre le tampon et le bord | 5.0 mm (200 mils) | Permet au mécanisme de serrage du dispositif de maintenir la carte sans interférer avec les sondes. |
Est-il nécessaire que chaque réseau dispose d’un point de test ?
L'espace disponible sur votre carte haute densité est limité et les points de test occupent une surface précieuse. Vous devez choisir les pistes à laisser découvertes, mais vous craignez que cela ne compromette la testabilité et ne masque d'éventuels problèmes futurs.
Non, il n'est pas toujours nécessaire que chaque réseau dispose d'un point de test. L'objectif est d'obtenir une couverture adéquate des défauts. Vous pouvez omettre stratégiquement des points sur les réseaux non critiques ou très courts et utiliser des techniques comme le Boundary Scan (JTAG) pour couvrir les broches d'E/S numériques sans sondes physiques.
La philosophie d'une couverture de point de test à 100 % devient irréaliste. Lorsque je déboguais la carte d'évaluation de la puce de calcul photonique chez Lightelligence, de nombreuses paires différentielles haut débit fonctionnaient à plus de 25 Gbit/s. L'ajout d'un stub de point de test aurait compromis l'intégrité de leur signal. Voici comment trouver des compromis judicieux :
- Filets à faible impact : Certains réseaux présentent intrinsèquement un faible risque. Par exemple, un réseau reliant uniquement une résistance de rappel à une broche de circuit intégré proche a très peu de chances de présenter un circuit ouvert. De nombreux outils DFT peuvent être configurés pour ignorer automatiquement ces « réseaux à broche unique » ou ceux d'une longueur inférieure à 5 mm (par exemple).
- Tests inférés (tests en cluster) : Au lieu de tester chaque réseau d'un simple bloc fonctionnel (comme un circuit de réinitialisation à la mise sous tension), vous pouvez placer des points de test aux entrées et sorties du bloc. Si le bloc se comporte correctement lorsqu'il est stimulé, vous pouvez en déduire que les connexions internes sont correctes.
- Filets couverts par d’autres moyens : Il s'agit de la catégorie la plus importante. Tout réseau faisant partie d'une chaîne JTAG peut être testé pour détecter les ouvertures et les courts-circuits sans point de test physique.
Une approche stratégique pour omettre les points de test
| Catégorie nette | Justification de l'omission du point de test | Méthode d'essai alternative |
|---|---|---|
| Numérique à haut débit | Les stubs dégradent l’intégrité du signal, provoquant des réflexions et des erreurs de données. | JTAG/Boundary Scan, tests au niveau du protocole (BERT1), Test fonctionnel. |
| Filets courts à deux broches | Très faible probabilité d'un circuit ouvert (par exemple, une résistance de rappel sur une broche de circuit intégré). | Inspection visuelle (AOI2), Tests inférés. |
| Alimentation redondante/GND | Plusieurs broches connectées au même plan. Une ouverture sur l'une d'elles est peu susceptible de provoquer une panne. | Testez quelques points représentatifs sur le plan. |
| Filets inaccessibles | Broches d'E/S numériques entre deux BGA. | JTAG/Boundary Scan est la seule méthode viable. |
Privilégiez un taux de couverture des défauts supérieur à 95 % , plutôt qu'une couverture à 100 % des points de test . Votre responsable de la gestion des contrats peut utiliser un logiciel comme Valor NPI ou Aegis FactoryLogix pour générer un rapport de couverture des défauts. Cette approche basée sur les données est bien plus efficace.
Les rails d’alimentation et de terre doivent-ils avoir plusieurs points de test ?
Vous avez ajouté un point de test sur votre rail principal de 3.3 V et un autre pour la masse. Est-ce suffisant ? Un seul point confirme la présence de tension, mais ne permet pas de détecter d'éventuels problèmes de distribution d'énergie sur une carte complexe de grande taille.
Oui, absolument. Les rails d'alimentation et de masse doivent comporter plusieurs points de test répartis sur le circuit imprimé. Cela permet de détecter les chutes de tension (chute IR) et d'assurer un chemin de retour stable et à faible impédance pour le dispositif ICT.
J'ai appris cela à mes dépens lors d'un projet d'automatisation industrielle. Une carte présentait des défaillances intermittentes. Une piste étroite alimentant un circuit de commande de courant élevé, situé à l'autre extrémité de la carte, provoquait une chute de tension importante. Pour un composant sensible, il s'agit d'une panne critique. Par exemple, si l'alimentation d'un cœur de processeur nécessite 0.9 V ±3 %, la marge totale n'est que de 54 mV. Sur une alimentation de 5 A, une résistance de seulement 10 milliohms (entre la piste et les vias) entraîne une chute de tension de 50 mV, engloutissant la quasi-totalité du budget. Plusieurs points de test auraient permis de détecter ce problème instantanément.
Directives de placement des points de test d'alimentation et de terre
| Ligne directrice | Recommandation spécifique | Raisonnement |
|---|---|---|
| Distribution géographique | Placez des points de test dans chaque quadrant du tableau. | Fournit une carte complète du réseau de distribution d'électricité, révélant les enjeux régionaux. |
| Proximité du chargement | Placez un point de test à proximité de chaque circuit intégré à courant élevé (CPU, FPGA, etc.). | Vérifie la tension délivrée aux composants les plus critiques, en tenant compte de la chute IR. |
| Rapport masse/puissance | Un point de test de terre pour 5 à 10 points de test d'alimentation. | Garantit que l'appareil dispose de plusieurs références de terre solides pour des mesures stables. |
| Prise en charge de la détection Kelvin | Pour les rails analogiques de précision, prévoyez une connexion à 4 points. | Permet des mesures de tension très précises en éliminant la résistance de la sonde/trace. |
Quelles informations spécifiques sur les points de test doivent être incluses dans les notes de fabrication et d'assemblage ?
Vous craignez que votre CM interprète mal votre plan de test ? Des instructions ambiguës entraînent des erreurs de montage et des retards. Une documentation claire est le seul moyen de garantir un transfert fluide de la conception aux tests de fabrication.
Les notes de fabrication doivent comporter un calque Gerber dédié aux points de test, aux spécifications de taille des pastilles (par exemple, 1.0 mm de diamètre) et aux dégagements. Les notes d'assemblage requièrent un fichier de rapport de points de test (au format ASCII) indiquant l'identifiant, le nom du réseau et les coordonnées XY de chaque point.
Une communication claire avec vos partenaires est essentielle. Vous ne pouvez pas présumer que le fabricant de luminaires connaît vos intentions. Fournir un ensemble de données complet et sans ambiguïté fait partie intégrante de votre travail de concepteur.
Liste de contrôle pour la documentation de fabrication et d'assemblage des points de test
| Objectif | Renseignements obligatoires | DÉTAILS |
|---|---|---|
| Fabrication | Couche(s) Gerber dédiée(s) | Créez des calques Gerber distincts pour les points de test supérieurs et inférieurs (par exemple, Top_Test_Pads.gtp, Bottom_Test_Pads.gbp). |
| (Magasin de PCB) | Spécifications des forets et des patins | Dans vos notes de fabrication, indiquez clairement la taille finale requise pour les pastilles de test (par exemple, « Tous les points de test doivent être des pastilles rondes de 1.0 mm »). Précisez la finition de surface (par exemple, ENIG). |
| Instructions de masquage | Indiquez explicitement que les points de test ne doivent pas être en forme de tente (l'ouverture du masque de soudure doit être plus grande que le tampon). | |
| Montage | Rapport de point de test / Fichier centroïde | Il s'agit du document le plus critique. Un simple fichier texte (.txt or .csv) généré par votre outil EDA contenant : Test Point Name, Net Name, X-Y Coordinates et Board Side. Inclure les coordonnées fiduciaires. |
| (CM/Maison de luminaires) | Notes de dessin d'assemblage | Ajoutez une note sur votre dessin d'assemblage : « Reportez-vous au fichier de rapport de point de test » [filename].txt pour les emplacements des équipements TIC. |
| Diagramme visuel | Inclure un PDF présentant la disposition de la carte avec tous les points de test clairement identifiés. Ceci servira de référence croisée lisible. |
Quels sont les avantages et les inconvénients de l’utilisation de points de test sur la face supérieure ou inférieure du PCB ?
Vous devez ajouter des points de test, mais où les placer ? Les placer en haut semble pratique pour le débogage manuel, mais votre CM indique que tous les points de test doivent être en bas. Comprendre les compromis est essentiel pour éviter des conceptions de montage coûteuses.
La face inférieure est la norme industrielle pour les montages TIC automatisés, car elle simplifie la construction et le coût des montages. La face supérieure est plus adaptée au sondage manuel pendant le développement et le débogage. Placer des points des deux côtés nécessite un montage « à clapet » complexe et coûteux.
J'ai travaillé sur des conceptions qui nécessitaient un montage à clapet. Le coût de ce montage était plus du double de celui d'un montage simple face, et sa complexité mécanique entraînait une maintenance plus fréquente. La règle est simple : regrouper tous les points de test automatisés d'un seul côté, de préférence en dessous, sauf impossibilité absolue.
Comparaison du placement des points de test en haut et en bas
| Fonctionnalité | Placement sur le côté supérieur | Placement du côté inférieur |
|---|---|---|
| Test automatisé | Avec: Nécessite un dispositif de fixation à clapet coûteux. Augmente le coût, la complexité et le temps d'installation. | Pro: Pratique courante dans l'industrie. Permet un montage simple, économique et unilatéral. |
| Débogage manuel | Pro: Excellente accessibilité pour sonder avec un oscilloscope pendant que la carte fonctionne. | Avec: Accessibilité limitée. Il faut retourner le plateau pour tester. |
| Densité des composants | Avec: Concurrence avec les composants, les connecteurs et les étiquettes. Peut être bloqué par des dissipateurs thermiques ou des blindages. | Pro: La face inférieure est souvent moins peuplée, laissant plus de place. |
| Fiabilité | Avec: Un appareil à deux faces comporte plus de pièces mobiles et deux fois plus de sondes, ce qui augmente les points de défaillance. | Pro: Une conception mécanique plus simple conduit à une plus grande fiabilité dans la production à grand volume. |
Comment l’ajout d’un stub de point de test affecte-t-il l’intégrité du signal sur les réseaux à haut débit ?
Vous concevez un bus à grande vitesse ? Ajouter un point de test peut être risqué. Ce tronçon de trace supplémentaire peut créer des réflexions et altérer l'intégrité du signal, provoquant des erreurs de données mystérieuses et difficiles à déboguer.
Un stub de point de test ajoute une capacité parasite (généralement de 0.5 pF à 1.0 pF) et agit comme une ligne de transmission non terminée. Cela crée une discontinuité d'impédance qui provoque des réflexions du signal, dégradant ainsi l'intégrité du signal sur les réseaux fonctionnant à plus de quelques centaines de MHz.
Pour la conception à haute vitesse, les points de test doivent être considérés comme des composants électriques. En règle générale, la longueur électrique du stub doit être bien inférieure au temps de montée du signal, généralement inférieure à 1/6 du temps de montée/descente. Pour un signal avec un temps de montée de 100 ps, le stub doit présenter un délai inférieur à 16 ps, ce qui correspond à une longueur de piste de seulement 2 à 3 mm. Voici les meilleures méthodes pour y parvenir :
- Gardez les talons extrêmement courts : La trace reliant le chemin du signal principal au plot de test doit être aussi courte que possible physiquement.
- Utiliser les vias comme points de test : Au lieu de relier une piste à un plot dédié, placez le point de test directement sur un via du chemin du signal. Sonder le via lui-même permet d'obtenir le plus petit stub possible. Pour des vitesses plus élevées, vous pouvez spécifier le perçage arrière de la partie inutilisée du via afin de retirer son stub capacitif.
- Placez les talons à la fin de la ligne : Si vous devez avoir un stub, placez-le à l'extrémité réceptrice de la ligne de transmission, et non au milieu.
- Simulez, simulez, simulez : Utilisez un simulateur d'intégrité du signal comme Ansys SIwave ou Cadence Sigrity. Ces outils vous permettent d'ajouter un modèle à votre point de test et d'observer son impact exact sur le diagramme de l'œil.
Résumé des techniques d'atténuation des points de test à grande vitesse
| Technique | Description | Meilleur pour… |
|---|---|---|
| Stubs de longueur minimale | Gardez la trace de la ligne principale jusqu'au plot de test aussi courte que possible physiquement. | Signaux jusqu'à ~1-2 Gbps. |
| Via comme point de test | Placez le point de test directement sur une via de signal plutôt que sur un plot séparé. Prévoyez un perçage arrière pour des performances optimales. | Tout signal à haut débit, en particulier les paires différentielles. |
| Placement en fin de ligne | Localisez le connecteur de test à l’extrémité réceptrice de la ligne de transmission. | Minimiser les réflexions multiples sur un bus point à point. |
| Simulation | Modélisez le point de test (pad + stub) dans un simulateur SI pour quantifier son impact sur le diagramme de l'œil. | Toutes les interfaces critiques à haut débit (par exemple, DDR, PCIe). |
Quelles sont les meilleures pratiques en matière de testabilité dans les conceptions de cartes d’interconnexion haute densité (HDI) ?
Vous travaillez avec des composants HDI et des BGA de 0.4 mm ? Les points de test traditionnels ne conviennent pas. Vous craignez que votre carte ne devienne une « boîte noire », impossible à tester ou à déboguer en production.
Pour les HDI, utilisez des pastilles de test plus petites (par exemple, 0.5 mm), exploitez les microvias comme points d'accès de test et utilisez JTAG pour la couverture des E/S BGA. Privilégiez les tests par sonde mobile plutôt que les dispositifs à clous, coûteux et fragiles, pour les conceptions à pas fin.
La conception d'un HDI impose un changement radical de stratégie de test. L'ancienne règle « un point de test sur chaque réseau » ne s'applique plus. Il est essentiel de concevoir une conception axée sur la testabilité en combinant des techniques modernes.
Meilleures pratiques de testabilité HDI
| Défi IDH | Solution de meilleures pratiques | Considérations clés |
|---|---|---|
| Manque d'espace | Utilisez les microvias des dérivations BGA comme points de test. Miniaturisez les pastilles à 0.3 mm – 0.5 mm. | Les vias doivent être dégagés. Nécessite un testeur à sonde mobile de haute précision. |
| Épingles inaccessibles | Mettre en œuvre une stratégie JTAG/Boundary Scan robuste. | JTAG est obligatoire pour les tests de connectivité sur tout BGA avec un pas ≤ 0.8 mm. |
| Coût élevé des luminaires | Utilisez des tests à sonde volante plutôt qu'un dispositif à lit de clous. | Idéal pour les prototypes et les volumes faibles à moyens. Temps de cycle plus lent que l'ICT. |
| Défauts de soudure cachés | Exiger Inspection automatisée par rayons X (AXI)3 après assemblage. | L'AXI est essentiel pour détecter les courts-circuits, les vides et les désalignements sous les BGA. |
Existe-t-il des considérations particulières pour le placement de points de test sur des traces RF ou à impédance contrôlée ?
Besoin de tester un signal RF ? Placer un point de test directement sur une piste à impédance contrôlée peut désaccorder l'ensemble du circuit, provoquant des réflexions de signal importantes et une perte de performances. Il vous faut un moyen de tester sans perturber le système.
Ne jamais placer un point de test directement sur une piste RF ou à impédance contrôlée. Utiliser plutôt un condensateur de couplage ou une résistance en série (souvent de 0 ohm) pour créer une dérivation de test qui isole la capacité de la sonde de la ligne de transmission principale.
J'ai appris cela en travaillant sur la refonte d'un module Wi-Fi. Un plot de test placé directement sur la piste de 50 ohms de l'antenne désaccordait complètement le réseau d'adaptation. La solution consistait à créer une dérivation de test isolée. Voici les méthodes courantes :
- Couplage capacitif4: Une petite trace secondaire se ramifie à partir de la ligne RF principale et se termine par un plot de condensateur CMS vide (par exemple, 0402). L'autre côté de cette trace se connecte à votre plot de test.
- Prise résistive : Un embranchement part de la ligne principale vers une résistance de 0 ohm, suivie du plot de test. La résistance est utilisée uniquement à des fins de test.
- Points de sonde RF dédiés (GSG) : Pour des mesures VNA de précision, la meilleure méthode consiste à concevoir une empreinte Ground-Signal-Ground (GSG) directement sur la carte.
Comparaison des méthodes de sondage RF
| Méthode | Fonctionnement | Avantages et inconvénients |
|---|---|---|
| Couplage capacitif | Un éperon mène à une empreinte de condensateur non peuplée, puis à un plot de test. | Pro: Assure un couplage CA. Idéal pour les contrôles de signaux intrabande. Avec: Bloque la polarisation CC. |
| Prise résistive | Un éperon mène à une empreinte de résistance de 0 ohm, puis à un plot de test. | Pro: Simple, passe DC. Possibilité d'utiliser des valeurs d'atténuation différentes de zéro. Avec: Peut charger la ligne s'il ne s'agit pas d'une prise à haute impédance. |
| Pointe de sonde GSG | Une empreinte Terre-Signal-Terre dédiée conçue pour le sondage VNA direct. | Pro: Mesures très précises, calibrées et adaptées en impédance. Avec: Pour une utilisation en laboratoire uniquement, pas pour les TIC de production. |
Du point de vue d'un concepteur, quand est-il judicieux d'utiliser le Boundary Scan (JTAG) plutôt que des points de test physiques ?
Votre carte est recouverte de BGA avec des centaines de broches cachées. Utiliser des points de test physiques pour chaque E/S est impossible. Vous avez besoin d'un moyen fiable de confirmer des milliers de connexions sans un banc de test à mille broches.
Utilisez JTAG pour tester la connectivité entre des circuits intégrés numériques complexes (FPGA, CPU, ASIC), notamment pour les broches cachées sous des boîtiers BGA. Il est idéal pour détecter les courts-circuits, les ouvertures et l'absence de résistances de rappel sur les réseaux numériques physiquement impossibles à sonder.
JTAG ne remplace pas ICT, mais constitue une technologie complémentaire. ICT est comparable à l'utilisation d'un multimètre, tandis que JTAG revient à interroger directement les puces pour vérifier la qualité de leurs connexions. Cela nécessite d'obtenir auprès du fabricant le fichier BSDL (Boundary Scan Description Language) 5 pour chaque circuit intégré de la chaîne, fichier qui décrit la logique de contrôle de circuit intégré.
JTAG vs. ICT : choisir le bon outil
| Aspect | Balayage des limites (JTAG) | Test en circuit (TIC) |
|---|---|---|
| Cas d'utilisation principal | Test des connexions numériques entre les circuits intégrés compatibles JTAG. | Test de tous les réseaux électriques pour les courts-circuits/ouvertures et vérification des valeurs des composants analogiques. |
| Limites | Impossible de tester la synchronisation, l'intégrité du signal ou les composants non JTAG. | Impossible d'accéder aux broches sous les BGA. Les stubs de test peuvent affecter les signaux à haut débit. |
| Accès physique | Nécessite uniquement l'accès aux broches 4 à 5 du port JTAG. | Nécessite un tampon de test physique pour chaque filet testé. |
| Coût de l'installation | Très faible. Nécessite uniquement un programmeur JTAG. | Élevé. Les luminaires à lit de clous personnalisés peuvent coûter des milliers de dollars. |
Quelles caractéristiques de conception sont nécessaires pour prendre en charge un test combiné en circuit (ICT) et un test de circuit fonctionnel (FCT) ?
Votre produit nécessite à la fois des TIC et des FCT pour garantir sa qualité. Comment concevoir une carte qui les prend en charge sans créer de problème de montage ? L'essentiel est de planifier les deux étapes de test dès le départ.
Pour un test combiné, concevez un accès ICT sur le côté inférieur (points de test) et fournissez un accès FCT à toutes les E/S utilisateur (connecteurs, LED, boutons) via un en-tête de test consolidé ou un connecteur de bord, permettant un montage en deux étapes.
Sur le clavier Tuxedo, notre dispositif s'est déroulé en deux étapes. La première étape a exécuté l'ICT. Si le test était concluant, la deuxième étape a activé les connecteurs du clavier et de l'écran LCD, mis l'appareil sous tension et exécuté un script fonctionnel. Cette approche combinée nous a permis de détecter 99 % des défauts possibles en une seule étape de test.
Liste de contrôle des caractéristiques de conception combinées TIC/FCT
| Zone de conception | Fonctionnalité requise | Interet |
|---|---|---|
| Disposition physique | Consolidez les E/S FCT sur un connecteur dédié ou des pastilles de bord. | Simplifie la mécanique des montages, réduisant les coûts et améliorant la fiabilité. |
| Électricité | Permet au luminaire de contrôler l’alimentation principale et de réinitialiser les lignes. | Permet à l'appareil d'éteindre et de rallumer la carte en toute sécurité et d'exécuter des séquences de test à partir d'un état connu. |
| Électricité | Utilisez des cavaliers ou des multiplexeurs pour isoler les sections du circuit. | Permet à ICT de tester des sections sans interférence d'autres composants actifs. |
| Microcode | Rendre le port JTAG/SWD accessible au luminaire. | Permet de charger un firmware de test spécial avant le début du FCT. |
| Microcode | Fournissez une broche contrôlée par l'appareil pour désactiver les minuteries de surveillance. | Empêche la réinitialisation de la carte pendant les longues séquences de test. |
Conclusion
En définitive, le nombre optimal de points de test est celui qui vous assure la qualité de votre produit sans compromettre sa conception ni votre budget.
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Découvrez comment BERT contribue à vérifier l'intégrité du signal et la fiabilité des données dans les conceptions numériques à haute vitesse, ce qui est crucial pour éviter les erreurs en l'absence de points de test physiques.
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Découvrez comment l'AOI contribue à détecter les défauts d'assemblage et garantit la qualité de la production de circuits imprimés, ce qui en fait une alternative précieuse aux points de test physiques.
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Ce lien vous permettra de comprendre comment AXI améliore le contrôle qualité en détectant les défauts cachés dans les assemblages.
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Explorez ce lien pour comprendre comment le couplage capacitif peut améliorer vos méthodes de conception et de test RF.
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La compréhension du BSDL est cruciale pour une implémentation JTAG efficace, car il définit la logique de balayage des limites pour les circuits intégrés.
